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请使用38译码器和必要的逻辑门电路实现1bit全加器。全加器接口图如下，a、b是加数，Ci是来自低位的进位，S是和，Co是向高位的进位。 接口电路图 3-8译码器代码和真值表如下，可将参考代码添加并例化到本题答案中。E为使能端，当E为高电平时，译码器正常工作。 E A2 A1 A0 Y0n Y1n Y2n Y3n Y4n Y5n Y6n Y7n 0 x x x 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 module decoder_38(    input             E      ,    input             A0     ,    input             A1     ,    input             A2     ,        output reg       Y0n    ,      output reg       Y1n    ,     output reg       Y2n    ,     output reg       Y3n    ,     output reg       Y4n    ,     output reg       Y5n    ,     output reg       Y6n    ,     output reg       Y7n     ); always @(*)begin    if(!E)begin       Y0n = 1’b1;       Y1n = 1’b1;       Y2n = 1’b1;       Y3n = 1’b1;       Y4n = 1’b1;       Y5n = 1’b1;       Y6n = 1’b1;       Y7n = 1’b1;    end      else begin       case({A2,A1,A0})          3’b000 : begin                      Y0n = 1’b0; Y1n = 1’b1; Y2n = 1’b1; Y3n = 1’b1;                       Y4n = 1’b1; Y5n = 1’b1; Y6n = 1’b1; Y7n = 1’b1;                   end           3’b001 : begin                      Y0n = 1’b1; Y1n = 1’b0; Y2n = 1’b1; Y3n = 1’b1;                       Y4n = 1’b1; Y5n = 1’b1; Y6n = 1’b1; Y7n = 1’b1;                   end           3’b010 : begin                      Y0n = 1’b1; Y1n = 1’b1; Y2n = 1’b0; Y3n = 1’b1;                       Y4n = 1’b1; Y5n = 1’b1; Y6n = 1’b1; Y7n = 1’b1;                   end           3’b011 : begin                      Y0n = 1’b1; Y1n = 1’b1; Y2n = 1’b1; Y3n = 1’b0;                       Y4n = 1’b1; Y5n = 1’b1; Y6n = 1’b1; Y7n = 1’b1;                   end           3’b100 : begin                      Y0n = 1’b1; Y1n = 1’b1; Y2n = 1’b1; Y3n = 1’b1;                       Y4n = 1’b0; Y5n = 1’b1; Y6n = 1’b1; Y7n = 1’b1;                   end           3’b101 : begin                      Y0n = 1’b1; Y1n = 1’b1; Y2n = 1’b1; Y3n = 1’b1;                       Y4n = 1’b1; Y5n = 1’b0; Y6n = 1’b1; Y7n = 1’b1;                   end           3’b110 : begin                      Y0n = 1’b1; Y1n = 1’b1; Y2n = 1’b1; Y3n = 1’b1;                       Y4n = 1’b1; Y5n = 1’b1; Y6n = 1’b0; Y7n = 1’b1;                   end           3’b111 : begin                      Y0n = 1’b1; Y1n = 1’b1; Y2n = 1’b1; Y3n = 1’b1;                       Y4n = 1’b1; Y5n = 1’b1; Y6n = 1’b1; Y7n = 1’b0;                   end           default: begin                      Y0n = 1’b1; Y1n = 1’b1; Y2n = 1’b1; Y3n = 1’b1;                       Y4n = 1’b1; Y5n = 1’b1; Y6n = 1’b1; Y7n = 1’b1;                   end       endcase      end  end          endmodule
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请使用38译码器和必要的逻辑门电路实现1bit全加器。全加器接口图如下，a、b是加数，Ci是来自低位的进位，S是和，Co是向高位的进位。 接口电路图 3-8译码器代码和真值表如下，可将参考代码添加并例化到本题答案中。E为使能端，当E为高电平时，译码器正常工作。 E A2 A1 A0 Y0n Y1n Y2n Y3n Y4n Y5n Y6n Y7n 0 x x x 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 module decoder_38(    input             E      ,    input             A0     ,    input             A1     ,    input             A2     ,        output reg       Y0n    ,      output reg       Y1n    ,     output reg       Y2n    ,     output reg       Y3n    ,     output reg       Y4n    ,     output reg       Y5n    ,     output reg       Y6n    ,     output reg       Y7n     ); always @(*)begin    if(!E)begin       Y0n = 1’b1;       Y1n = 1’b1;       Y2n = 1’b1;       Y3n = 1’b1;       Y4n = 1’b1;       Y5n = 1’b1;       Y6n = 1’b1;       Y7n = 1’b1;    end      else begin       case({A2,A1,A0})          3’b000 : begin                      Y0n = 1’b0; Y1n = 1’b1; Y2n = 1’b1; Y3n = 1’b1;                       Y4n = 1’b1; Y5n = 1’b1; Y6n = 1’b1; Y7n = 1’b1;                   end           3’b001 : begin                      Y0n = 1’b1; Y1n = 1’b0; Y2n = 1’b1; Y3n = 1’b1;                       Y4n = 1’b1; Y5n = 1’b1; Y6n = 1’b1; Y7n = 1’b1;                   end           3’b010 : begin                      Y0n = 1’b1; Y1n = 1’b1; Y2n = 1’b0; Y3n = 1’b1;                       Y4n = 1’b1; Y5n = 1’b1; Y6n = 1’b1; Y7n = 1’b1;                   end           3’b011 : begin                      Y0n = 1’b1; Y1n = 1’b1; Y2n = 1’b1; Y3n = 1’b0;                       Y4n = 1’b1; Y5n = 1’b1; Y6n = 1’b1; Y7n = 1’b1;                   end           3’b100 : begin                      Y0n = 1’b1; Y1n = 1’b1; Y2n = 1’b1; Y3n = 1’b1;                       Y4n = 1’b0; Y5n = 1’b1; Y6n = 1’b1; Y7n = 1’b1;                   end           3’b101 : begin                      Y0n = 1’b1; Y1n = 1’b1; Y2n = 1’b1; Y3n = 1’b1;                       Y4n = 1’b1; Y5n = 1’b0; Y6n = 1’b1; Y7n = 1’b1;                   end           3’b110 : begin                      Y0n = 1’b1; Y1n = 1’b1; Y2n = 1’b1; Y3n = 1’b1;                       Y4n = 1’b1; Y5n = 1’b1; Y6n = 1’b0; Y7n = 1’b1;                   end           3’b111 : begin                      Y0n = 1’b1; Y1n = 1’b1; Y2n = 1’b1; Y3n = 1’b1;                       Y4n = 1’b1; Y5n = 1’b1; Y6n = 1’b1; Y7n = 1’b0;                   end           default: begin                      Y0n = 1’b1; Y1n = 1’b1; Y2n = 1’b1; Y3n = 1’b1;                       Y4n = 1’b1; Y5n = 1’b1; Y6n = 1’b1; Y7n = 1’b1;                   end       endcase      end  end          endmodule

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