分别编写一个数据发送模块和一个数据接收模块，模块的时钟信号分别为clk_a，clk_b。两个时钟的频率不相同。数据发送模块循环发送0-7，在每个数据传输完成之后，间隔5个时钟，发送下一个数据。请在两个模块之间添加必要的握手信号，保证数据传输不丢失。 模块的接口信号图如下： data_req和data_ack的作用说明： data_req表示数据请求接受信号。当data_out发出时，该信号拉高，在确认数据被成功接收之前，保持为高，期间data应该保持不变，等待接收端接收数据。 当数据接收端检测到data_req为高，表示该时刻的信号data有效，保存数据，并拉高data_ack。 当数据发送端检测到data_ack，表示上一个发送的数据已经被接收。撤销data_req，然后可以改变数据data。等到下次发送时，再一次拉高data_req。
区块链毕设网qklbishe.com为您提供问题的解答
分别编写一个数据发送模块和一个数据接收模块，模块的时钟信号分别为clk_a，clk_b。两个时钟的频率不相同。数据发送模块循环发送0-7，在每个数据传输完成之后，间隔5个时钟，发送下一个数据。请在两个模块之间添加必要的握手信号，保证数据传输不丢失。
模块的接口信号图如下：
data_req和data_ack的作用说明：
data_req表示数据请求接受信号。当data_out发出时，该信号拉高，在确认数据被成功接收之前，保持为高，期间data应该保持不变，等待接收端接收数据。
当数据接收端检测到data_req为高，表示该时刻的信号data有效，保存数据，并拉高data_ack。
当数据发送端检测到data_ack，表示上一个发送的数据已经被接收。撤销data_req，然后可以改变数据data。等到下次发送时，再一次拉高data_req。
module data_driver(
input clk_a,
input rst_n,
input data_ack,
output reg [3:0]data,
output reg data_req
);
reg data_ack_reg_1;
reg data_ack_reg_2;//跨时钟域信号处理要打两拍
always@(posedge clk_a or negedge rst_n)begin
if(~rst_n)begin
data_ack_reg_1 <= 0;
data_ack_reg_2 <= 0;
end
else begin
data_ack_reg_1 <= data_ack;
data_ack_reg_2 <= data_ack_reg_1;
end
end
//data_ack的上升沿作为data改变和data_reg撤销的指示信号
always@(posedge clk_a or negedge rst_n)begin
if(~rst_n)begin
data <= 0;
end
else if(~data_ack_reg_2&&data_ack_reg_1) begin
data <= data+1’b1;
end
else begin
data <= data;
end
end
//在每个数据传输完成之后，要间隔5个时钟周期
reg [2:0] cnt;
always@(posedge clk_a or negedge rst_n)begin
if(~rst_n)begin
cnt <= 0;
end
else if(~data_ack_reg_2&&data_ack_reg_1) begin
cnt <= 0;
end
else if(data_req)begin
cnt <= cnt;
end
else begin
cnt <= cnt+1’b1;
end
end
always@(posedge clk_a or negedge rst_n)begin
if(~rst_n)begin
data_req <= 0;
end
else if(~data_ack_reg_2&&data_ack_reg_1) begin
data_req <= 0;
end
else if(cnt==’d4)begin
data_req <= 1’d1;
end
else begin
data_req <= data_req;
end
end
endmodule
module data_receiver(
input clk_b,
input rst_n,
input data_req,
input [3:0]data,
output reg data_ack
);
//接受信号端
reg data_req_reg_1;//跨时钟域信号处理要打两拍
reg data_req_reg_2;
reg [2:0] data_in_reg;
always@(posedge clk_b or negedge rst_n)begin
if(~rst_n)begin
data_req_reg_1 <= 0;
data_req_reg_2 <= 0;
end
else begin
data_req_reg_1 <= data_req;
data_req_reg_2 <= data_req_reg_1;
end
end
//data_req为高，表示由数据正在传输。
always@(posedge clk_b or negedge rst_n)begin
if(~rst_n)begin
data_ack <= 0;
end
else if(~data_req_reg_2&&data_req_reg_1)begin
data_ack <= 1;
end
else begin
data_ack <= 0;
end
end
always@(posedge clk_b or negedge rst_n)begin
if(~rst_n)begin
data_in_reg <= 0;
end
else if(~data_req_reg_2&&data_req_reg_1)begin
data_in_reg <= data[2:0];
end
else begin
data_in_reg <= data_in_reg;
end
end
endmodule
//例化接受模块
// data_receiver data_receiver1(
// .clk_b(clk_b),
// .rst_n(rst_n),
// .data_req(data_req),
// .data(data),
// .data_ack(data_ack)
// );
`timescale 1ns/1ns
module data_driver(
input clk_a,
input rst_n,
input data_ack,
output reg [3:0]data,
output reg data_req
);
reg data_ack_reg_1;
reg data_ack_reg_2;//跨时钟域信号处理要打两拍
always@(posedge clk_a or negedge rst_n)begin
if(~rst_n)begin
data_ack_reg_1 <= 0;
data_ack_reg_2 <= 0;
end
else begin
data_ack_reg_1 <= data_ack;
data_ack_reg_2 <= data_ack_reg_1;
end
end
//data_ack的上升沿作为data改变和data_reg撤销的指示信号
always@(posedge clk_a or negedge rst_n)begin
if(~rst_n)begin
data <= 0;
end
else if(~data_ack_reg_2&&data_ack_reg_1) begin
data <= data+1’b1;
end
else begin
data <= data;
end
end
//在每个数据传输完成之后，要间隔5个时钟周期
reg [2:0] cnt;
always@(posedge clk_a or negedge rst_n)begin
if(~rst_n)begin
cnt <= 0;
end
else if(~data_ack_reg_2&&data_ack_reg_1) begin
cnt <= 0;
end
else if(data_req)begin
cnt <= cnt;
end
else begin
cnt <= cnt+1’b1;
end
end
always@(posedge clk_a or negedge rst_n)begin
if(~rst_n)begin
data_req <= 0;
end
else if(~data_ack_reg_2&&data_ack_reg_1) begin
data_req <= 0;
end
else if(cnt==’d4)begin
data_req <= 1’d1;
end
else begin
data_req <= data_req;
end
end
endmodule
module data_receiver(
input clk_b,
input rst_n,
input data_req,
input [3:0]data,
output reg data_ack
);
//接受信号端
reg data_req_reg_1;//跨时钟域信号处理要打两拍
reg data_req_reg_2;
reg [2:0] data_in_reg;
always@(posedge clk_b or negedge rst_n)begin
if(~rst_n)begin
data_req_reg_1 <= 0;
data_req_reg_2 <= 0;
end
else begin
data_req_reg_1 <= data_req;
data_req_reg_2 <= data_req_reg_1;
end
end
//data_req为高，表示由数据正在传输。
always@(posedge clk_b or negedge rst_n)begin
if(~rst_n)begin
data_ack <= 0;
end
else if(~data_req_reg_2&&data_req_reg_1)begin
data_ack <= 1;
end
else begin
data_ack <= 0;
end
end
always@(posedge clk_b or negedge rst_n)begin
if(~rst_n)begin
data_in_reg <= 0;
end
else if(~data_req_reg_2&&data_req_reg_1)begin
data_in_reg <= data[2:0];
end
else begin
data_in_reg <= data_in_reg;
end
end
endmodule
//例化接受模块
// data_receiver data_receiver1(
// .clk_b(clk_b),
// .rst_n(rst_n),
// .data_req(data_req),
// .data(data),
// .data_ack(data_ack)
// );
module testbench1();
reg clk_a,clk_b,rst_n;
wire data_req,data_ack;
wire [3:0]data;
initial begin
clk_a = 1;
clk_b = 1;
rst_n = 0;
//$dumpfile("out.vcd");
// $dumpvars(0,testbench);
#30
rst_n = 1;
#5000 $stop;
end
//always #15 clk_a = ~clk_a;
//always #10 clk_b = ~clk_b;
always #10 clk_a = ~clk_a;
always #15 clk_b = ~clk_b;data_driver dut_1
( .clk_a(clk_a),
.rst_n(rst_n),
.data(data),
.data_ack(data_ack),
.data_req(data_req)
);
data_receiver dut_2
( .clk_b(clk_b),
.rst_n(rst_n),
.data(data),
.data_ack(data_ack),
.data_req(data_req)
);
endmodule
以上就是关于问题分别编写一个数据发送模块和一个数据接收模块，模块的时钟信号分别为clk_a，clk_b。两个时钟的频率不相同。数据发送模块循环发送0-7，在每个数据传输完成之后，间隔5个时钟，发送下一个数据。请在两个模块之间添加必要的握手信号，保证数据传输不丢失。
模块的接口信号图如下：
data_req和data_ack的作用说明：
data_req表示数据请求接受信号。当data_out发出时，该信号拉高，在确认数据被成功接收之前，保持为高，期间data应该保持不变，等待接收端接收数据。
当数据接收端检测到data_req为高，表示该时刻的信号data有效，保存数据，并拉高data_ack。
当数据发送端检测到data_ack，表示上一个发送的数据已经被接收。撤销data_req，然后可以改变数据data。等到下次发送时，再一次拉高data_req。的答案
欢迎关注区块链毕设网-
专业区块链毕业设计成品源码，定制。
区块链NFT链游项目方科学家脚本开发培训
