对于systemverilog，下面对于代码解析不正确的是： package c; typedef enum { A=2‘b01, B=2‘b01, C=2‘b02 } INST; endpackage import c::*; module controller (input INST instruction,…); enum {WAITE, LOAD, STORE} State, NextState; always_comb begin if(State == LOAD && instruction == C) //使用label … end endmodule
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对于systemverilog，下面对于代码解析不正确的是：
package c;
typedef enum {
A=2‘b01, B=2‘b01, C=2‘b02
} INST;
endpackage
import c::*;
module controller (input INST instruction,…);
enum {WAITE, LOAD, STORE} State, NextState;
always_comb begin
if(State == LOAD && instruction == C) //使用label
…
end
endmodule
是因为第一个枚举类型变量A,B都赋值了2‘b01 所以错误吗？
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以上就是关于问题对于systemverilog，下面对于代码解析不正确的是： package c; typedef enum { A=2‘b01, B=2‘b01, C=2‘b02 } INST; endpackage import c::*; module controller (input INST instruction,…); enum {WAITE, LOAD, STORE} State, NextState; always_comb begin if(State == LOAD && instruction == C) //使用label … end endmodule的答案
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