写出如图的rtl逻辑，限制使用最多四次assign
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写出如图的rtl逻辑，限制使用最多四次assign
module top_module ( input a, input b, input c, input d, output e, output f ); wire and_ab = a & b; wire or_ad = c | d; assign f = and_ab ^ or_ad ; assign e = !f; endmodule
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